降低噪聲與電磁干擾的PCB設(shè)計(jì)竅門
電子設(shè)備的靈敏度越來(lái)越高，這要求設(shè)備的抗干擾能力也越來(lái)越強(qiáng)，因此PCB設(shè)計(jì)也變得更加困難，如何提高PCB的抗干擾能力成為眾多工程師們關(guān)注的重點(diǎn)問(wèn)題之一。本文將介紹PCB設(shè)計(jì)中降低噪聲與電磁干擾的一些小竅門。
下面是經(jīng)過(guò)多年設(shè)計(jì)總結(jié)出來(lái)的，在PCB設(shè)計(jì)中降低噪聲與電磁干擾的24個(gè)竅門：
(1) 能用低速芯片就不用高速的，高速芯片用在關(guān)鍵地方。
(2) 可用串一個(gè)電阻的辦法，降低控制電路上下沿跳變速率。
(3) 盡量為繼電器等提供某種形式的阻尼。
(4) 使用滿足系統(tǒng)要求的最低頻率時(shí)鐘。
(5) 時(shí)鐘產(chǎn)生器盡量近到用該時(shí)鐘的器件。石英晶體振蕩器外殼要接地。
(6) 用地線將時(shí)鐘區(qū)圈起來(lái)，時(shí)鐘線盡量短。
(7) I/O 驅(qū)動(dòng)電路盡量近印刷板邊，讓其盡快離開(kāi)印刷板。對(duì)進(jìn)入印制板的信號(hào)要加濾波，從高噪聲區(qū)來(lái)的信號(hào)也要加濾波，同時(shí)用串終端電阻的辦法，減小信號(hào)反射。
(8) MCD 無(wú)用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。
(9) 閑置不用的門電路輸入端不要懸空，閑置不用的運(yùn)放正輸入端接地，負(fù)輸入端接輸出端。
(10) 印制板盡量，使用45 折線而不用90 折線布線以減小高頻信號(hào)對(duì)外的發(fā)射與耦合。
(11) 印制板按頻率和電流開(kāi)關(guān)特性分區(qū)，噪聲元件與非噪聲元件要距離再遠(yuǎn)一些。
(12) 單面板和雙面板用單點(diǎn)接電源和單點(diǎn)接地、電源線、地線盡量粗，經(jīng)濟(jì)是能承受的話用多層板以減小電源，地的容生電感。
(13) 時(shí)鐘、總線、片選信號(hào)要遠(yuǎn)離I/O 線和接插件。
(14) 模擬電壓輸入線、參考電壓端要盡量遠(yuǎn)離數(shù)字電路信號(hào)線，特別是時(shí)鐘。
(15) 對(duì)A/D 類器件，數(shù)字部分與模擬部分寧可統(tǒng)一下也不要交叉。
(16) 時(shí)鐘線垂直于I/O 線比平行I/O 線干擾小，時(shí)鐘元件引腳遠(yuǎn)離I/O 電纜。
(17) 元件引腳盡量短，去耦電容引腳盡量短。
(18) 關(guān)鍵的線要盡量粗，并在兩邊加上保護(hù)地。高速線要短要直。
(19) 對(duì)噪聲敏感的線不要與大電流，高速開(kāi)關(guān)線平行。
(20) 石英晶體下面以及對(duì)噪聲敏感的器件下面不要走線。
(21) 弱信號(hào)電路，低頻電路周圍不要形成電流環(huán)路。
(22) 信號(hào)都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小。
(23) 每個(gè)集成電路一個(gè)去耦電容。每個(gè)電解電容邊上都要加一個(gè)小的高頻旁路電容。
(24) 用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲(chǔ)能電容。使用管狀電容時(shí)，外殼要接地。
編輯：admin 最后修改時(shí)間：2018-01-05
