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MSP430之系統(tǒng)時鐘

關(guān)鍵字:MSP 系統(tǒng)時鐘 作者:admin 來源:不詳 發(fā)布時間:2018-05-19  瀏覽:9

一、時鐘源種類

LFXT1CLK低頻時鐘源——MSP430每一種器件都有

XT2CLK高頻時鐘源——存在于X13X、X14X、X15X、X16X、X43X、X44X等

DCOCLK數(shù)字控制RC振蕩器

二、時鐘源說明

ACLK輔助時鐘:ACLK是LFXT1CLK(低頻時鐘源)信號經(jīng)過1、2、4、8分頻得到的。ACLK可由軟件選為各個外圍模塊的時鐘信號,一般用于低速外設(shè)。

MCLK系統(tǒng)主時鐘:MCLK可由軟件選擇來自LFXT1CLK(低頻時鐘源)、XT2CLK(高頻時鐘源)、DCOCLK(數(shù)字控制RC振蕩器)三者之一,然后經(jīng)過1、2、4、8分頻得到。MCLK主要用于CPU和系統(tǒng)。

SMCLK子系統(tǒng)時鐘:可由軟件選擇來自LFXT1CLK(低頻時鐘源)和DCOCLK(數(shù)字控制RC振蕩器),或者、XT2CLK(高頻時鐘源)和DCOCLK(數(shù)字控制RC振蕩器)具體由器件決定,,然后經(jīng)過1、2、4、8分頻得到。SMCLK主要用于高速外圍模塊。

三、系統(tǒng)時鐘寄存器說明

1.jpg

1.DCOCTLDCO控制寄存器,各位定義:

bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0

DCO.2 CCO.1 DCO.0 MOD.4 MOD.3 MOD.2 MOD.1 MOD.0

DCO.0——DCO.2定義8種頻率之一,可分段調(diào)節(jié)DCOCLK頻率,相鄰兩種頻率相差10%。而頻率由注入直流發(fā)生器的電流定義。

MOD.O——MOD.4定義在32個DCO周期中插入的fdco+l周期個數(shù),而在余下的DCO周期中為fDco周期,控制切換DCO和DCO+1選擇的兩種頻率。如果DCO常數(shù)為7,表示已經(jīng)選擇最高頌率,此時不能利用MOD.O-MOD.4進行頻率調(diào)整。

2.BCSCTL1基本時鐘系統(tǒng)控制寄存器1,各位定義:

bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0

XT2OFF XTS DIVA.1 DIVA.0 XT5V Rse1.2 Rse1.1 Rse1.0

XT2OFF控制 XT2 振蕩器的開啟與關(guān)閉。

XT2OFF=O,XT2振蕩器開啟;

XT2OFF=1,XT2振瘍器關(guān)閉(默認XT2關(guān)閉)。

XTS控制 LFXTl 工作模武,選擇需結(jié)合實際晶體振蕩器連接情況。

XTS=O,LFXTl工作在低頻模式 (默認低頻模式);

XTS=1,LFXTl工作在高頻模式(必須連接有相應(yīng)高頻時鐘源)。

DIVA.O,DIVA.l控制ACLK分頻。

0不分頻(默認不分頻);

12分頻;

24分頻;

38分頻。

XT5V此位設(shè)置為0。

Rse1.O,Rsel.l,Rse1.2三位控制某個內(nèi)部電阻以決定標(biāo)稱頻率。

Rse1=0,選擇最低的標(biāo)稱頻率;

...... 參考手冊

Rse1=7,選擇最低的標(biāo)稱頻率;

3.BCSCTL2基本時鐘系統(tǒng)控制寄存器2,各位定義:

bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0

SELM.1 SELM.0 DIVM.1 DIVM.0 SELS DIVS.1 DIVS.0 DCOR

SELM.O,SELM.l選擇 MCLK 時鐘源。

0時鐘源為 DCOLCK(默認時鐘源);

1時鐘源為DCOCLK ;

2時鐘源為LFXTlCLK(對于MSP430Fll/l2X),

時鐘源為XT2CLK(對于MSP430F13/14/15/16X);

3時鐘源為 LFXT1CLK 。

DIVM.O,DlVM.l選擇 MCLK 分頻。

01分頻(默認MCLK=DCOCLK);

12分頻;

24分頻;

38分頻。

SELS選擇 SMCLK 時鐘源 。

0時鐘源為 DCOCLK(默認肘鐘源);

1時鐘源為 LFXTlCLK(對于MSP430Fll/l2X ),

時鐘源為 XT2CLK(對于MSP430F13/14/15/16X)。

DIVS.O,DIVS.l選擇 SMCLK 分頻。

01分頻(默認 SMCLK=MCLK);

12分頻;

24分頻;

38分頻。

DCOR選擇 DCO 電阻。

0內(nèi)部電阻;

1外部電阻。

Puc信號之后,DCOCLK被自動選作MCLK時鐘信號,根據(jù)需要MCLK的時鐘源可以另外設(shè)置為 LFXTl或者XT2。設(shè)置順序如下:

(1)復(fù)位OscOff;

(2)清除OFIFG;

(3)延時等待至少50us;

(4)再次檢查OFlFG,如果仍然置位,則重復(fù)(3)、(4)步驟,直到OFIFG=0止。

擴展閱讀:MSP430單片機A/D過采樣率的問題

編輯:admin  最后修改時間:2018-05-19

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